前言

本学期开设了一门ASIC设计原理及应用，要用到Modelsim进行Verilog的编写，考虑之前使用Quartus配合VS Code的绝佳编写体验，我决定试一试Modelsim关联VS Code，参考了一些网络上的文章，将配置过程中的一些细节和大家分享一下。

Modelsim配置

更换外部编辑器

打开Modelsim，在Transcript命令行中输入如下命令：

proc external_editor {filename linenumber} { exec "D:\\Microsoft VS Code Insiders\\Code - Insiders.exe" -g $filename:$linenumber}

其中，双引号之间为你编辑器所在的路径，注意：win路径中的\需要全部替换为\\
回车后，再键入：

set PrefSource(altEditor) external_editor

再次回车，显示成功切换为外部编辑器，效果如图：

此时双击*.v文件即会默认在VS Code中打开。

恢复默认编辑器

键入如下命令，回车：

unset PrefSource(altEditor)

VS Code配置

安装扩展

在Extentions商店中搜索verilog

它支持：

• Verilog / SystemVerilog
• 自动补全
• 语法高亮
• 语法检查

语法检查

首先，要将Modelsim自带的语法检查器vlog加入系统环境变量，方便VS Code调用：

要想实现自动语法检查，还需要在扩展中进行如下设置：

1. Linter选择Modelsim
   
2. 添加Modelsim work library的路径
   新建工程的目录中会包含work文件夹
   将其复制到此处：

所有设置都完成后，就可以实现自动语法检查了：

如果你在VS Code中选择了自动保存，那么在你输入完成后，它将立刻显示代码中的语法错误；如果是手动保存，那么当你save后，才会显示语法错误。

编译

同时，VS Code也支持调用编译指令vlog,在terminal中键入vlog *.v。
其中，*为你要编译的文件名。

编译成功，0 Errors，0 Warnings.

更多命令，可通过vlog -help查看。