由于Vivado相同的报错可能是由于不同的原因产生的，所以笔者先介绍一下自己工程报错的背景。
笔者运行产生报错的背景：此次所运行的仿真无论是tb文件还是工程文件均正常，且在之前的环境中可以完美运行，Vivado版本保持与原来一致的情况下，仅移动了工程的位置。再次运行仿真后出现下面的错误提示，并且针对报错信息主要是由于Xilinx IP核例化导致，经过检查例化无误。
[VRFC 10-2063] Module <mult_gen_4> not found while processing module instance <mult_gen_4fy_isnt> ["路径加具体模块具体行]
[XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.

在产生该问题后，笔者立刻到Xilinx官网和各大论坛寻找相关解决办法，其中较为常见的办法如下图所示。点击Vivado中的Tools——Settings——Simulation——Advanced，然后勾选画圈的地方。但是该方法对于我的工程无效，建议可以先尝试这种方法。

在尝试无果后，由于我的工程报错主要是Xilinx IP导致，所以我就自己尝试复位IP的输出设置，将所有的IP核重新配置。
选择报错的IP核，右键选择Generate Output Products，所有例化报错的IP都要一个一个操作，操作完成后，笔者的工程可以正常仿真。

此文档用来总结本人所遇到的各类报错，同时也希望帮助到别人。如果也能帮助到你，希望帮忙点个收藏和赞。